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半導體SoC測試的未來趨勢

 

豪勉科技半導體暨光電事業處資深經理林雍嵐   / 記者程鏡明整理

前言-進步的歷程
半導體製程的進步以摩爾定律(Gordon Moore's Law)的速度推動著積體電路產業的發展。1965年,Gordon Moore提出了著名的摩爾定律'每18個月處理能力將提升一倍,隨著晶片的製程尺寸越來越精細,整合度越來越高,半導體製程加工中可能加入越來越多的變數。在深次微米製程(Very Deep Sub-Micron, VDSM)和複雜的百萬閘級晶片(Million Gate Count)設計的推動下,SoC測試成本隨而不斷的提高。在整合度持續成長、投資成本增加、多功能測試需求、長測試時間以及複雜的功能測試等諸多因素的作用下,IC測試設備的成本越來越高。成本成長的底線在哪裏?單位測試成本的成長率比IC製程任何其它方面的成本成長率都快得多。 SoC測試的現況
傳統的邏輯IC測試利用功能測試向量(Functional Test Vector)進行生產製造晶片的後段測試,雖然目前大家都認為由於充分測試過電路的功能,所以功能測試向量(Functional Test Vector)應該可以滿足市場對產品品質的需求,然而實際上功能測試向量(Functional Test Vector)還是無法涵蓋晶片的每一個角落及功能測試的需求,次微米、深次微米製造製程條件下,功能測試向量所能達到的測試覆蓋率(Test Coverage) 只有50%到60%左右,測試的品質得不到充分保證;而且功能測試向量(Funtional Test Vector) 的產生和執行都十分昂貴;SoC測試正面臨前所未有的挑戰。 成本-永遠的敵人
在深次微米設計(VDSM)和複雜百萬閘級晶片設計的推動下,藉由整合各種IP核,系統級晶片(SOC)的功能更加強大,但是,這些複雜的SoC引發了一系列棘手的設計和測試問題。測試設備面臨技術與成本架構的瓶頸困難點上,結構化測試方式(Structural Test)成為目前與未來最佳的解決方案。 過去的20年來,傳統的測試成本平均占半導體銷售額比重是3%到6%並呈逐年上升之勢。結構化測試機(Structural Tester)成為唯一能為此成長的成本趨勢找到抑制的方法。何謂“結構化測試機”Structural Tester)結構化測試機是一種新型ATE(自動化測試機),它透過最佳化的操作(Optimized Operations)和特性集(Feature Sets)來支援'結構測試(Structural Test)'範例,因而降低傳統ATE的相關成本。結構化最佳化是指設計ATE時,更多地考慮到掃描向量(SCAN Pattern)和BIST向量應用的方式──掃描方式採用直線向量,在位移(Shift In/Out)過程中利用一組已經定義好的掃描通道(SCAN Chan),以低數據率(Low Speed)進行評估;BIST則採用晶片內部提供的向量序列(Vector Sequences),透過一個晶片上PLL(On-Chip PLL),BIST可以實速執行(At Speed),但喚醒(Launch)時必須採用一個慢速聲明訊號加一個慢速的成功-失敗(pass-fail)訊號。若BIST需要實速執行(At-Speed)或需要進行數據率(Data Rate)過高的AC作業(超出測試機所能提供的數據率(Data Rate)),可採用向量對時脈(Vector Pair Clock),該時脈能剛好產生一個實速時脈周期(at-speed clock cycle)而使晶片內部執行於要求的最高速度。 簡單來說,結構化測試(Structural Test)與功能測試(Functional Test)最大的差異就是結構測試是透過晶片內部進行內部結構化的完整驗證,達到確認晶片內部的每一細部結構都是正確且沒有缺陷(Defect)。功能測試則是利用外部傳統高階昂貴測試機ATE的硬體去驗證晶片的功能是否都完全具備,所以,傳統測試機的研發及製造成本變的非常昂貴。 經由此結構化測試機的導入量產測試階段,測試成本可大幅度的降低,因為從此不需在大量的使用高階昂貴的傳統測試系統。此外,不論作為驅動還是用來進行比較/擷取,結構化測試機均支援比傳統ATE更大的記憶體。 目前市面上的Structural Tester供應商有豪勉科技代理的美商INOVYS公司所生產的Ocelot系列結構化測試機。Ocelot系列結構化測試機提供從256、512、1536 Pins不同腳數,提供各不同需求的使用者做選擇。 對於晶片尺寸(Die Size)和複雜度(Complexity)均快速成長的現代ASIC和SoC而言,要想實現全面測試,使其達到我們要求的品質等級,必須採用一個相當可觀的測試向量(Test Vector)才行。現今的晶片設計,測試既需要功能向量(Functional Vector)也需要結構向量(Structural Vector),必須將二者結合起來使用。然而事實已經證明,在向量生成(Vector Generate)、故障覆蓋率(Fault Coverage),甚至在應用中,結構化方式都比功能化方式更有效。採用結構向量需要在晶片設計階段加入可測試設計DFT,但在晶片中插入DFT的技術和生成向量的技術都已經成熟,所有主流EDA廠商都支援這兩種功能。 測試向量從何而來?
現代測試程式中使用的測試向量有三個基本來源:大多數功能向量(Functional Vector) 由循環模擬(cycle-ized simulation)生成;幾乎所有掃描向量(SCAN Vector)均由測試模式自動生成(Automatic Test Pattern Generator, ATPG)或設計自動化(EDA)工具生成;而JTAG、邏輯BIST和記憶體BIST這類專門技術向量則由目標EDA工具生成。 功能向量(Functional Vector)
功能向量(Functional Vector)也叫行為向量(Behavioral Vector)或作業向量(Operational Vector),這種向量通常由HDL或RTL行為模型模擬得到。行為模擬後得到一個文件,其中既包含激勵也包含電路響應。之所以採用行為模型模擬是因為它代表了最快的模擬方式,而細節資訊越多,模擬越詳細,執行模擬所需的時間就越長。最常見的作為測試向量的模擬輸出是VCD(Verilog Change Dump)文件。而實際上,驗證模擬是一種「事件基礎」(Event Base)的模擬,它能夠識別觀察點的邏輯改變,但ATE並不能使用這種模擬。理想的方法是將這種模擬與一個時脈聯繫起來應用,因而產生一個與「測試機週期(Tester Cycle)」有關,並且同步於「測試機週期」的輸出文件。這種方法叫做「週期化(cyclization)」。但不論是行為模擬還是驗證模擬,不論是否採用環化方式(cyclized),要想將這些「設計格式」向量應用到目標ATE中,都必須對其進行轉譯(Pattern Translation)。如果模擬向量沒有採用環化方式,那麼轉譯過程就會複雜很多。透過轉譯,可以把與每個時脈週期相關的數據映射為目標測試機所支援的波形。 通常,想要將功能向量應用到一台ATE上時總會出現一個問題,因為功能向量需要多種「邊緣集(Edge Set)或'定時集'(Time Set)的支援。所謂'邊緣集'(Edge Set)」或「定時集(Time Set)」指的是在某個特定的模式下可能與一個特定接腳有關的多種不同的定時方式(每種不同的電位(Voltage)、邊緣位置(Edge Placement)、週期(Cycle)、脈衝寬度(Pulse Width)等都代表了一組不同的邊緣集(Edge Set)或定時集(Time Set))。原始模擬(Original Simulation)都是事件驅動(Event Driven)的,轉譯時必須為目標模式指配波形(Waveform),不同的模式通常需要不同的波形。但有時,某部份的設計允許當數據發生改變時,在幾個時脈周期之間,在某個特定的接腳上執行多項不同的非同步作業。 功能向量是針對行為模型(Behavioral Model)構造的,設計功能向量的目的是利用其對事務處理、作業或邏輯設計設定的行為進行練習或操作。這是對被測設計閘級(Gate level)或電路圖級(Schematic view)的一級抽象表現,是對其實體層(Physical)、佈線層(Layout)或矽片層(Silicon)的二級抽象表現。要評估功能向量的品質,必須對其評分,或者利用故障模型(Fault Simulation)在閘級對其進行「故障模擬」,或利用缺陷模型(Fault Modeling)在實體層對其進行模擬。而最常用的評分方式則是利用stuck-at故障模型進行模擬。此外,在對功能向量進行評分時還需要進行另一種模擬,那就是針對閘級模型(Gate level model)的模擬。然後,根據模擬的結果選取那些能夠達到最佳故障覆蓋率(Best Fault Coverage),或能達到目標覆蓋率的向量或模式,而剔除那些冗餘覆蓋率(Redundant Coverage)的模式(所謂冗餘覆蓋率,指並未發現任何獨特的或新的故障)。在現代的複雜設計中,基本的「結構級(Structural Level)」或「示意圖級(Schematic evel)」驗證都採用更高效的掃描基礎(Scan-based) stuck-at向量來進行生產測試和品質評估,功能向量就只能用於定時、速度性能或頻率驗證了。但即使是在這種用法上,功能向量也面臨掃描基礎向量(Scan-based vector)的挑戰。 功能向量也能在結構化測試機上使用,但結構化測試機是針對掃描類向量更簡單的應用格式和更低的數據率(Data Rate)進行最佳化,因此功能向量在用於結構測試儀上時,必須對其所支援的邊緣集/定時集(Time Set)的數目加以限制。 結構向量(Structural Vector)
隨著IC密度和複雜性日益增大以及上市時間持續縮短,繼續追求傳統的功能測試方法就變得前景堪憂。設計和測試團隊在上市時間的壓力下,對作業系統所知更少的情況下,必須在更短時間內增大故障覆蓋率(Fault Coverage),並考慮更多的故障類型(Fault Model)。他們怎麼可能在這樣的環境中抽出時間來為複雜SoC開發功能測試向量(我們購買第三方的IP核心,不也是因為我們不具備自己設計這種核心的時間和專業技術嗎)? 在IC設計量日益增大的情況下,結構化測試方法為我們提供了一種更加有效的選擇。採用結構化測試方法時,工程師使用的是晶片基礎結構驗證(Silicon Based Structural erification)的故障模型,而不是晶片基礎行為驗證(Silicon Based Behavioral erification)的功能測試向量(Functional Test Vector)。這種測試透過靜態stuck-at故障模型就可以完成。閘和連線(Gate & Interconnect)透過晶片中的DFT來校驗,而自動向量生成和向量評分則由EDA工具來處理。測試過程如下:首先在閘的輸入賦一個值,將疑似缺陷節點的值固定為與其應有值相反的值(例如將1強加給一個stuck-at0的節點),然後在支撐閘的輸入賦一個值,使前面的值能夠傳遞到觀測點。如果觀測點的值與期望值不同,那麼就認為檢測到一個故障。 雖然結構化測試法並不是什麼新方法,但它已經開始成為一種越來越受歡迎的測試方法,原因是:1. 自動化EDA工具能夠用比生成傳統功能測試向量更短的時間生成結構測試向量;2. 已經有一些EDA工具能夠針對stuck-at、延遲(Delay)、橋接(Bridge)、開路(Open)、記憶體缺陷(Memory defect)、泄漏(Leakage)和其他的複雜故障模型來生成向量,這些故障模型可使測試變為更高層次的品質測試。並且這類相關工具也對生成與掃描、內建邏輯自測(BIST)、記憶體BIST和Iddq(泄漏測試)相關的邏輯有所幫助。 此外,結構化測試中使用的向量均非常靈活,而且也攜帶了更多固有的設計資訊。這一優點對IP核心基礎的IC設計而言非常關鍵。有了更全面的測試向量,工程師就能在對晶片了解更少的情況下組織測試、開發測試程式並進行診斷。而且,如果工程師們正確地貫徹了結構化測試的整個結構,就能利用較少的測試向量達到較大的測試覆蓋率。結構測試法假設在晶片內插入有DFT功能,而且要求嚴格遵守設計規則中的測試規則。採用這種方法的開發人員必須延長其時間進度,將添加和驗證DFT以及執行ATPG所需的時間考慮進去。有些人認為DFT和ATPG很費時間,這種想法是錯誤的,因為事實上DFT和ATPG正取代過去通常在晶片投產後才完成的一些任務。其實,相對於在後設計階段再來生成功能向量並編寫測試程式而言,將這些任務調整到設計早期來完成反而能夠節省相當多的時間。 採用結構向量進行測試還有另一個優點,那就是目前的所有主流EDA工具都是以IEEE 1450.1標準規定的STIL(標準測試互換語言)輸出的,而如今的結構測試儀可以直接理解這種設計語言,無需轉譯,這就消除了測試程式開發過程中錯誤的一個主要來源,解決了一個大難題。 結構化測試機的應用領域與優勢
由於結構化測試的概念基礎來自於晶片設計的基本架構,所以結構化測試的應用面及便利性要比功能性測試來的廣泛與直接。 就半導體製造流程來看,結構化測試可應用於晶片設計的新設計製程驗證(Silicon Bring-Up),晶片量產測試(Wafer Test),成品量產測試(Final Test)。進而縮短產品推進市場時程(Time to Market, TTM),產品上市時間提早,相對提高產品競爭力與獲利率。 INOVYS的結構化測試機(豪勉科技代理)Ocelot,提供各個製程階段所需的軟體工具,不論是測試工程師,產品工程師、設計工程師,皆能快速且容易的使用,以最短的時間完成元件的除錯、修正,進而快速的量產上市。 結語
台灣的半導體產業具備全世界最完整與成本優勢的架構,但同時也面臨近幾年來韓國與中國大陸的興起而競爭優勢不再。半導體測試的成本隨著製程演進級晶片複雜度提升而一再的往上攀升,測試成本與新晶片的研發到上市時程,成為目前設計者最需掌握競爭優勢與否的重點。結構化測試方式已被歐美日各先進IDM大廠所採用與研究多年;為保持市場競爭力,結構化測試方式是未來台灣的設計與測試必定要採用的趨勢。

資料來源 摘自:全球華文行銷知識庫

資料來源 :1758網誌

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